- 文献综述（或调研报告）：
随着集成电路技术的高速发展，在无线通讯、图像和视频等便携式电子应用领域，对模/数转换器(ADC)的性能要求不断提高，高分辨率、高转换速率、低失真和低功耗的设计已经成为 ADC 设计的主要挑战。得益于 CMOS 技术的发展，逐次逼近型（SAR）ADC 得到了广泛应用，原因在于其功率效率高、面积小。在分辨率为 10 bit 的情况下，通过使用异步内部时钟、误差补偿、电容器切换等技术，传统 SAR ADC 的运行频率会增加至 100 MHz。然而，由于串行信号处理，传统 SAR ADC 仍被限速。高速 SAR ADC 采样周期短，忙闲度为 10%~20%，这样可轻易获得充分的 SAR 转换（SC）时间。然而，驱动 SAR ADC 的可变增益放大器和模拟滤波器等缓冲器需要宽带运算放大器，这是模拟前端电路上耗电最多的部件，导致整体能耗较高[1~3]。
常见的 ADC 主要包括全并行(flash)ADC、流水线(pipeline)ADC、逐次逼近(SAR)ADC 等，每种结构的 ADC 有各自的特点和优势。流水线 ADC 通过多个子ADC 级联，流水线工作的转换方式，实现了在速度、精度和功耗上较好的折中，是现有高速高精度 ADC 的主要结构。SAR ADC 则由于结构简单、功耗低、面积小等优势，被广泛应用于无线传感器网络中[4~6]。相对于 pipeline ADC，SAR ADC在速度和分辨率方面有很大的局限，但在功耗和面积方面有更大的优势。由于对 ADC 性能需求的不断提升，传统 ADC 结构已经不能满足设计者的要求。工艺的不断进步，电源电压的不断降低，在减少功耗的同时，高性能运算放大器的设计难度不断增加，所以高性能流水线 ADC 的设计越来越难；逐次逼近ADC 由于其能很好地适应制造工艺的变化，并且随着工艺的提升，性能越来越好。为了适应不断提升的制造工艺和日益广泛的便携式应用领域，研究者开始在传统ADC 结构的基础上尝试研究新的 ADC 结构，以期待能有更好的 ADC 结构代替传统结构，如时域交织 ADC、全并行-逐次逼近混合型 ADC 和逐次逼近-流水线混合型 ADC 等。时域交织 ADC 特别是时域交织 SAR ADC 能够很好的克服 SAR ADC速度不足的缺点，但是每一路 SAR ADC 通道间的失配严重影响 ADC 的性能，需要校准来解决[7]；全并行-逐次逼近混合型 ADC 能使传统 SAR ADC 的速度提升 2到 3 倍[8]，但是需要引入多个比较器来实现；逐次逼近-流水线混合型(pipelined SAR)ADC 则是根据流水线和逐次逼近原理，结合两者的优点而提出的一种新型ADC 结构[9]。Pipelined SAR ADC 是将流水线 ADC 中的全并行 ADC 用逐次逼近(SAR)结构替代，并用第一级子流水线级中的 SAR ADC 的采样保持网络实现传统流水线 ADC的前端采样保持网络功能，虽然降低了整个 ADC 的速度，但却大大减小了传统流水线 ADC 系统的复杂度，并减小了 ADC 的面积和功耗。
由于逐次逼近-流水线混合型(piplined SAR) ADC 较传统逐次逼近(SAR) ADC和流水线(pipeline) ADC 在速度、功耗和面积上有更好的折中，因此最近几年已经有很多 pipelined SAR ADC 的研究。国外对 ADC 的研究起步较早，相关技术已经比较成熟。Stanford 大学和California 大学 Berkeley 分校等大学及 ADI、LTC 和 TI 等半导体供应商代表了当今国际上 ADC 的最先进水平。近几年，逐次逼近-流水线混合型 ADC 的研究也有很大的进展。在 2012 年的 JSSC 期刊上，Bob Verbruggen 提出了一种基于 40nm CMOS工艺的 11 位逐次逼近-流水线混合型 ADC，该 ADC 采用了两通道时域交织技术和全动态电路技术，级间放大器使用了两级全差分CMOS放大器，实现了 250MS/s 采样速率和 1.1V 电源电压下，有效位数大于 9.5位，优良指数(FOM)仅为 10fJ/conversion-step[10]。Yan zhu 提出了一种基于 65nm CMOS 工艺的 10 位逼近-流水线混合型 ADC，采用了两通道时域交织、失调自校准技术、电容衰减技术和运放分享技术，级间放大器使用了三级环形放大器，实现了 160MS/s 采样速率和 1.1V 电源电压下，SNDR 不小于 55.4dB，功耗仅为 2.72mV[11]。相对于对逐次逼近-流水线混合型 ADC 的研究，对基于过零检测器的 MDAC 电路的研究更加全面和完善。在2014 年的 ISSCC 会议上，Dong-Young Chang 提出了一种 15 位基于过零检测器的流水线 ADC，在 48MS/s 的采样速率下，SNDR 达到了 73.1dB，SFDR 不小于80dB[12]。对于把逐次逼近-流水线混合型 ADC 技术和基于过零检测器的 MDAC 技术这两种技术相结合，到目前为止还没有具体的研究。2014 年，Jayanth Kuppambatti提出了一种基于过零检测器的逐次逼近-流水线混合型 ADC 结构并发表于 JSSC 期刊上，但是该 ADC 结构并没有在真正意义上把两种技术相结合，还需要做更深入的研究[13]。
展望未来，模数转换器的研究方向将继续向更高速度、更高精度、更低功耗的方向发展，因此本基于逐次逼近型的流水线模数转换器的结构还有非常大的研究和发展空间。在本设计中，主要针对了该流水线模数转换器的子模块进行了速度上的优化，而对于其性能上的优化并不足够。对于流水线子模块，其差分电容阵列的各电容间的尺寸失配问题是决定该流水线子模块的无杂散动态范围以及信噪比的关键。但同时，电容间的尺寸失配与工艺水平有着较大联系，无法完全通过版图的优化而改善。因此，数字电容校准技术的校准效果将成为能否进一步改善流水线子模块静态以及动态指标的关键。同时，流水线级之间余量放大器的非线性以及反馈电容尺寸失配引起的闭环增益不一致也是制约整个模数转换器性能的关键，这些非理想型也同样需要后级的数字处理模块，对其进行校准，以期整个模数转换器能够达到更加优秀的动态性能。总而言之，由于工艺水平的限制，高速高精度模数转换器的性能将直接取决于各数字校准电路的校准效果，后续的研究工作方向主要将针对各种数字校准技术而展开[14~15]。
国内在这方面的研究起步较晚，与国外存在一定的差距。但近年来，国内在ADC 领域已经有了很大的成果。总的来说，对传统结构 ADC 的研究已经非常成熟，而对新结构的尝试在国外也还没有太深入的研究，所以国内在研究传统 ADC的基础上敢于创新和尝试，相信能够加速缩短与国外的差距，最终在 ADC 领域中获得成功[16]。
- Figueiredo M, Santos-Tavares R, Santin E, et al. A Two-Stage Fully Differential Inverter-Based Self-Biased CMOS Amplifier With High Efficiency[J]. IEEE Transactions on Circuits and Systems I: Regular Papers, 2011, 58(7): 1591-1603.
- Y. Kaliyath and T. Laxminidhi. A 1.8 V 11.02 mu;W single-ended inverter-based OTA with 113.62 dB gain[C]. 2016 IEEE International Conference on Distributed Computing, VLSI, Electrical Circuits and Robotics, DISCOVER 2016 - Proceedings, 2016: 237-241.
- 沈易.逐次逼近-流水线混合型模数转换器研究[D].四川:西安电子科技大学,2014.
- Chao Yuan,Yvonne Y. H. Lam. A 281-nW 43.3 fJ/conversion-step 8-ENOB 25-kS/s
asynchronous SAR ADC in 65nm CMOS for biomedical applications[J]. In Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS), May.2013: 622 – 625.
[5] Guan-Ying Huang, Soon-Jyh Chang, Chun-Cheng Liu, et al. A 1-micro;W 10-bit 200-kS/s SAR ADC With a Bypass Window for Biomedical Applications[J]. IEEE Journal of Solid-State Circuits, Nov.2012, 47(11): 2783–2795.
[6] Stephane Le Tual, Pratap Narayan Singh, Christophe Curis, et al. A 20GHz-BW 6B 10GS/s
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