文献综述（或调研报告）：
3.1 流水线SAR-ADC的发展
流水线结构ADC始于上世纪50年代；到了80年代，基于CMOS的流水线型ADC出现。从此以后，随着CMOS技术的更新换代，流水线ADC也快速发展。国外的集成电路产业起步早，发展迅速，目前ADC芯片主要被几个美国大公司占据。相比之下，国内的集成电路设计起步比较晚，正在努力追赶。表1-1、表1-2列出了国内和国外几家公司的ADC产品。
由表格可见，目前分辨率主流是12bit，国内外芯片的SFDR相差不大，但是国内芯片的功耗远高于国外的。
3.2 SAR ADC、Pipelined ADC的研究现状
为充分了解国内外对于中等精度高速SAR ADC、Pipelined ADC的研究现状，调研汇总了近年来的相关文献共10篇。选择其中6篇的结果进行对比，如表2所示。
表2调研文献汇总
|
[7] |
[2] |
[6] |
[3] |
[10] |
[4] |
|
|
Architecture |
Pipelined SAR |
Pipelined SAR |
Pipelined |
SAR |
SAR |
Pipelined |
|
Interleaving |
Yes |
No |
No |
No |
Yes |
No |
|
Resolution [bit] |
12 |
12 |
11.5 |
12 |
14 |
15 |
|
CMOS Technology |
65 nm |
65nm |
55nm |
130nm |
65nm |
160nm |
|
SNDR[dB] |
69.44 |
66 |
70.1 |
71.3 |
||
|
Peak SFDR[dB] |
74.04 |
78 |
75.3 |
90.3 |
88.6 |
98 |
|
fs [MS/s] |
100 |
50 |
250 |
45 |
80 |
20 |
|
Input Cap.[pF] |
1 |
4.1 |
2 |
|||
|
Power[mW] |
8.6 |
3.5 |
125 |
3 |
31.5 |
|
|
Area |
0.16 |
0.13 |
0.55 |
0.6 |
||
|
Calibration |
No |
Yes |
Yes |
Yes |
Yes |
Yes |
|
FoM [fJ/conv.step] |
36.6 |
52 |
17 |
51.3 |
129.5 |
3.3 流水线逐次逼近模数转换器
为了提高SAR ADC转换速率，SAR最初的多处结构已经改进，包括时间交织、分层、多比特/循环和流水线等。在时间交织ADC中，多个SAR ADC被组合在一个阵列中，以获得较高的总吞吐量。交错阵列的第一级功耗与各个子ADC相同。然而，在时间交织ADC中，路径不匹配误差（例如增益，偏移和时序偏移）会对阵列的频谱性能造成重大影响，所以要求一开始有足够的原始匹配精度，或者有校准过程来补偿由于失配导致的误差。在分层SAR ADC中，可采用低分辨率子ADC来加速SAR位循环，从而提高转换速率。闪速ADC通过第二路径对输入信号进行采样，一旦两路的时钟偏差，会导致主SAR路径的定时出现问题，这种情况类似于SHA-less流水线式ADC中的前端时序偏斜。对于高频输入信号，闪速ADC和主SAR ADC会产生大的动态偏移，如果动态偏移超过了架构的内置冗余，就会导致潜在致命的转换错误。在多比特/周期SAR ADC中，每个SAR周期内解析多个比特，这个相当于减少转换周期总数。这种架构通常包含多个带有复杂开关阵列的电容式DAC（或额外的电阻式DAC），以在每个SAR周期中获得额外的参考电平。另外，需要多种比较器来解析多个比特。因此，比较器偏移可能会引入较大的DNL问题，从而限制整个ADC分辨率。
流水线ADC利用了流水线原理，实现了从高位到低位的整个量化过程，从而提高了整个转化速率，降低了子级电路的设计要求。流水线ADC对比较器的精度和噪声性能要求低。SAR ADC一般用于冗余进行bit-weight校准方法。
引入一位冗余可以在后续步骤中修正较早位循环的转换错误。一旦MDAC输出超过第二阶段的输入范围，丢失的模拟信息将永远无法在数字域中恢复。不带冗余的ADC子级，如果出现电容失调，会使第一级输出的模拟电压高出下一级的量程，子ADC数字输出码出错。带冗余设计，只要比较器偏移在一定电压范围内，模拟输出就不会超出下一级量程。
参考文献
[1] Y. Zhou, B. Xu and Y. Chiu. A 12 bit 160 MS/s Two-Step SAR ADC With Background Bit-Weight Calibration Using a Time-Domain Proximity Detector[J]. IEEE Journal of Solid-State Circuits, 2015, 50(4): 920-931.
[2] C. C. Lee and M. P. Flynn. A SAR-Assisted Two-Stage Pipeline ADC[J]. IEEE Journal of Solid State Circuits, 2011, 46(4): 859-869.
[3] Liu W, Huang P, Yun C. A 12-bit, 45-MS/s, 3-mW Redundant Successive-Approximation-Register Analog-to-Digital Converter With Digital Calibration[J]. IEEE Journal of Solid-State Circuits, 2011, 46(11):2661-2672.
[4] Y.-S. Shu and B.-S. Song. A 15 bit-linear 20 MS/s pipelined ADC digitally calibrated with signal-dependent dithering[J]. IEEE Journal of Solid-State Circuits, 2008, 43(2): 342-350.
[5] M. Taherzadeh-Sani and A. A. Hanoui. Digital background calibration of capacitor-mismatch errors in pipelined ADCs[J]. IEEE Transactions on Circuits and Systems-II: Express Briefs, 2006, 53(9): 966–970.
[6]陈锐. 应用于宽带无线通信的流水线ADC的研究与设计[D].电子科技大学,2017.
[7]周浩,沈骁樱,陈迟晓,叶凡,任俊彦.一种采用时间交织结构的低功耗Pipelined SAR模数转换器设计[J].复旦学报(自然科学版),2015,54(02):184-189.
[8]廉鹏飞. 用于宽带无线通信系统的SAR ADC研究与实现[D].中国科学技术大学,2017.
[9]王武广. 具有数字后端校正功能的9位50Ms/s SAR ADC设计[D].浙江大学,2017.
[10]R. Kapusta et al., “A 14b 80 MS/s SAR ADC With 73.6 dB SNDR in 65 nm CMOS,” IEEE J. Solid-State Circuits, vol. 48, no. 12, pp. 3059–3066, Dec. 2013.
文献综述（或调研报告）：
3.1 流水线SAR-ADC的发展
流水线结构ADC始于上世纪50年代；到了80年代，基于CMOS的流水线型ADC出现。从此以后，随着CMOS技术的更新换代，流水线ADC也快速发展。国外的集成电路产业起步早，发展迅速，目前ADC芯片主要被几个美国大公司占据。相比之下，国内的集成电路设计起步比较晚，正在努力追赶。表1-1、表1-2列出了国内和国外几家公司的ADC产品。
由表格可见，目前分辨率主流是12bit，国内外芯片的SFDR相差不大，但是国内芯片的功耗远高于国外的。
3.2 SAR ADC、Pipelined ADC的研究现状
为充分了解国内外对于中等精度高速SAR ADC、Pipelined ADC的研究现状，调研汇总了近年来的相关文献共10篇。选择其中6篇的结果进行对比，如表2所示。
表2调研文献汇总
以上是毕业论文文献综述，课题毕业论文、任务书、外文翻译、程序设计、图纸设计等资料可联系客服协助查找。
