文献综述（或调研报告）：
分频器的作用是输入频率fin时能在输出得到一个更低频率fout，fout=fin/N。分频比N可以是固定的一个值，也可以是可编程的，由外部控制码决定。锁相环反馈回路中级联一可编程分频器，就能提供各种不同频率的输出信号，这也是频率综合的原理。
分频器的种类繁多，其中以注入锁定式分频器(Injection-Locked Frequency Divider，ILFD)（属于模拟分频器）和基于触发器实现的数字分频器应用最为广泛。前者往往所限于只能提供有限的分频比，而后者却能提供多种复杂的分频比。当工作频率低于20GHz的时候，基于触发器的分频器的结构是应用最广泛的。工作在GHz以上的高速触发器，大致分为以下三类：源级耦合型(Source-Couple-Logic，SCL)、伪差分型(Pseudo-Differential)和真单相时钟型(True-Single-Phase-Clocked，TSPC)。
由于可编程分频器是调频类通信系统中不可或缺的一部分，广泛应用于UWB、GPS、WSN、WLAN、DVB-T、蓝牙(Blue Tooth)等系统，而不同系统的工作频带及信道差异很大，所以对分频器设计的指标要求也都不一样，如不同的分频比变化范围，不同的工作频率范围，不同的噪声要求等。表1简单列举了近几年来文献中关于分频器的一些指标参数、应用场合和主要的特征。
表1 近几年有关分频器文献调查一览表
|
文献 |
年份 |
工艺 |
电源（V） |
功耗（mW） |
面积（mu;m2） |
最高工作频率（GHz） |
分频比 |
|
[1] |
2012 |
65nm CMOS |
131 |
前置8/9双模 |
|||
|
[2][5] |
2010 |
0.18mu;m mixed-signal CMOS |
1.8 |
7.74 |
90*170 |
7.4 |
2403-2480 |
|
[3] |
2008 |
0.18mu;m CMOS |
1.8 |
112 |
7.55 |
8-255 |
|
|
[4] |
2002 |
0.6mu;m triple-metal CMOS |
5 |
473*220 |
1.34 |
2-63 |
|
|
[6]3 |
2017 |
0.13mu;m CMOS |
1.5 |
0.82 |
38*66 |
1.85 |
2-1022 |
|
[7] |
2016 |
0.35mu;m BiCMOS |
3.3 |
2644 |
125 |
16-524287 |
|
|
[8] |
2014 |
0.18mu;m CMOS |
1.8 |
96 |
460*380 |
64-127 |
|
|
[9] |
2016 |
0.18mu;m CMOS |
240*130 |
28-43 |
|||
|
[10] |
2014 |
45nm CMOS |
0.312 |
8 |
2-497 |
1.前置一级2分频；
2.包括了输入buffer的功耗；
3.占空比可调节；
4.包括了输入放大器和前置2分频的功耗；
5.前置一级2分频；
6.后仿真结果；
7.分频比不能连续设置；
通过阅读近些年来的有关文献资料，将文献中设计的可编程分频器分为以下三类：基于双模预分频结构的可编程分频器、基于2/3双模分频单元级联的可编程分频器，以及基于可编程计数器的可编程分频器。
（1）基于双模预分频结构的分频器
基于双模预分频结构的分频器由双模前置预分频器、脉冲计数器(Pulse Counter)和吞咽计数器(Swallow Counter)组成。其中P和S分别表示脉冲计数器和吞咽计数器的状态数（或模值），且Slt;P。高频时钟信号从双模分频器输入，分频后的信号从脉冲计数器（主计数器）输出。工作过程为：
1.设双模分频器模值控制信号MC初始为低电平，此时双模分频器的分频比为N 1，可编程计数器开始计数；
2.当吞咽计数器数完S个状态后，MC变为高电平，双模分频器的分频比变为N；
3.当脉冲计数器数完P个状态后，通过复位信号RST将吞咽计数器（辅助计数器）的状态复位，MC重新变为低电平，完成一个周期的操作；
4.重复以上过程。
则整个可编程分频器的分频比M=PN S。适当调整脉冲计数器和吞咽计数器的初始值，可以实现特定区间分频比的连续分频。当采用N/N 1双模分频器时，其最低连续可变的分频比为N(N-1)。
如文献[9]提出的一种应用于GSM接收机的可编程分频器，采用前置4/5双模分频，脉冲计数器完成7-10分频，吞咽计数器完成0-3分频，实现了范围为28-43的连续分频比；文献[2][5]提出的一种应用于WSN收发芯片的可编程分频器，采用前置32/33双模分频，脉冲计数器完成75-77分频，吞咽计数器完成0-31分频，实现了范围为2403-2480的连续分频比。
基于双模预分频器的可编程分频器结构具有结构简单、速度快、分频比范围大的优点。当采用N/N 1双模分频器和n位脉冲计数器时，其连续可变的分频比范围为[N(N-1)，(N 1)*(2n-1)-1]。该结构的缺点是分频器存在可扩展性差、模块重复利用性差、设计效率低的问题。
（2）基于2/3双模分频单元级联的可编程分频器
典型的基于2/3双模分频单元级联的可编程分频器结构的工作原理如下：最后一级使能控制信号modn始终被置为有效。modm-1由modm和foutm产生(1le;mle;n)。当可编程控制位P为逻辑高，且mod有效时，2/3分频单元进行3分频，否则为2分频。因此，n个2/3分频单元构成的分频器链的总分频比M为：
由上式可得分频比的范围为2n到2n 1-1。可见该结构的分频比范围有一定的限制，其最大分频比与最小分频比的比值近似为2，在一些要求分频比范围很宽的应用场合，就必须对此结构进行分频比扩展。
文献[7]提出了一种提高分频比上限的可编程分频器，其在典型的基于2/3双模分频单元级联的分频器结构后再级联一级可编程计数器。当后级可编程计数器的计数值设置为N时，整个可编程分频器的总分频比M为：
通过改变后级可编程计数器的计数值N，即可独立设置最大和最小分频比，分频比范围得到一定的扩展。当后级可编程计数器位数为M比特时，该扩展结构可实现分频比为从2n到2n M-1的连续分频。
文献[3]提出了基于该级联结构的另一种分频比扩展方法，整个电路由级联的2/3分频单元和用于扩展分频比范围的一系列或门及与门组成。设计时，由所需分频比的最大值确定2/3分频单元的总个数n：2nle;最大分频比le;2n 1-1，由所需最小分频比确定无需向前串接或门的2/3分频单元的个数m：2mle;最小分频比le;2m 1-1。该扩展方法降低了分频比下限，使得分频比范围扩展到2m到2n 1-1。
基于2/3双模分频单元级联的结构只有第一级单元工作在最高频率，后级电路工作频率逐渐降低；整个分频器链中不存在长延时回路，反馈路径只存在于相邻的两个单元之间，寄生电容较少，可靠性好；另外，电路由相同模块组成，具有结构规整、版图布局方便、可复用性好的优势。但其基本单元等效为两个触发器，最大分频数为2n时需要消耗2n个触发器，面积开销大。
（3）基于可编程计数器的可编程分频器
分频器本质上其实就是计数器，该类可编程分频器则是直接利用计数器与一定量的逻辑门实现可编程分频器的功能。
文献[10]提出的可编程分频器以传统约翰逊计数器为核心，辅以组合逻辑构成的逻辑选通反馈部件，实现了n个D触发器构成的2n及以下分频比的分频，每增加1个D触发器，就对输入时钟增加2倍分频。
然而，由于受功耗和频率两大因素的制约，经典的约翰逊计数器的性能有限。在工作频率方面，随着分频比2n的增大，所需要的D触发器个数和逻辑选通反馈部件的逻辑量随之增大，反馈通路延时也随着整个数据通路中逻辑总量的增大而上升，导致分频器的工作频率下降。在功耗方面，D触发器的功耗随着D触发器数量的增加而增加，且与频率成正比，频率越高，分频比越大，该分频器的功耗将迅速增加。为了提高分频器的工作频率，降低分频器的功耗，文献[10]提出了新型两级可编程分频器电路：约翰逊计数分频器的长反馈通路被切割成两个独立的短反馈通路，将单级计数改为双级计数模式，可以在提高工作频率的同时有效降低功耗。但与此同时，其2-2n的连续分频比优势也将丧失。
文献[6]提出的一种基于异步下行计数器和全零序列检测逻辑的可编程分频器，其中的二分频模块增加了置位使能端，减小了组合逻辑模块的规模。该结构采用了置数自释放结构和“时间裕度借用”方法，将关键路径延时容忍度增大了一个时钟周期，进一步提高了分频器的工作频率。
基于可编程计数器的可编程分频器可实现从2开始的连续分频比，但电路设计难度和复杂度较高。随着分频系数的增大，触发器数量和组合逻辑量增加，反馈通路延时增加，导致工作频率下降，功耗增加。
参考文献：
[1] Kang J, Qin P, Li X, et al. 13 GHz programmable frequency divider in 65 nm CMOS[C]// IEEE, International Conference on Solid-State and Integrated Circuit Technology. IEEE, 2012:1-3.
[2] Shu H, Li Z. A 5-GHz programmable frequency divider in 0.18-mu;M CMOS technology[J]. 半导体学报, 2010, 31(5):85-89.
[3] Sleiman S B, Atallah J G, Rodriguez S, et al. Wide-division-range high-speed fully programmable frequency divider[C]// Joint, International IEEE Northeast Workshop on Circuits and Systems and Taisa Conference, 2008. Newcas-Taisa. IEEE, 2008:17-20.
[4] Lee S H, Hong J P. A CMOS high-speed wide-range programmable counter[J]. IEEE Transactions on Circuits amp; Systems II Analog amp; Digital Signal Processing, 2002, 49(9):638-642.
[5] 舒海涌. PLL频率综合器中整数和小数分频器设计与实现[D]. 东南大学, 2010.
[6]韦援丰,杨海钢,陈柱佳.一种宽分频比范围的可编程分频器[J].微电子学,2017,47(05):674-678 684.
[7]杨扬,陈文宣,魏鲁,唐俊.可扩展分频比范围的射频可编程分频器设计[J].固体电子学研究与进展,2016,36(05):393-397 418.
[8]郑立博,张长春,郭宇锋,方玉明,刘蕾蕾.0.18 mu;m CMOS高集成度可编程分频器的设计[J].南京邮电大学学报(自然科学版),2014,34(03):75-79.
[9]陈勖,房丽娜,何春舅.用于GSM接收机的可编程分频器设计[J].深圳信息职业技术学院学报,2016,14(01):43-47.
[10]袁珩洲,马卓,郭阳,李丹丹,张彦峰.高速低功耗自适应可编程分频器[J].微电子学,2014,44(02):197-201.
文献综述（或调研报告）：
分频器的作用是输入频率fin时能在输出得到一个更低频率fout，fout=fin/N。分频比N可以是固定的一个值，也可以是可编程的，由外部控制码决定。锁相环反馈回路中级联一可编程分频器，就能提供各种不同频率的输出信号，这也是频率综合的原理。
分频器的种类繁多，其中以注入锁定式分频器(Injection-Locked Frequency Divider，ILFD)（属于模拟分频器）和基于触发器实现的数字分频器应用最为广泛。前者往往所限于只能提供有限的分频比，而后者却能提供多种复杂的分频比。当工作频率低于20GHz的时候，基于触发器的分频器的结构是应用最广泛的。工作在GHz以上的高速触发器，大致分为以下三类：源级耦合型(Source-Couple-Logic，SCL)、伪差分型(Pseudo-Differential)和真单相时钟型(True-Single-Phase-Clocked，TSPC)。
由于可编程分频器是调频类通信系统中不可或缺的一部分，广泛应用于UWB、GPS、WSN、WLAN、DVB-T、蓝牙(Blue Tooth)等系统，而不同系统的工作频带及信道差异很大，所以对分频器设计的指标要求也都不一样，如不同的分频比变化范围，不同的工作频率范围，不同的噪声要求等。表1简单列举了近几年来文献中关于分频器的一些指标参数、应用场合和主要的特征。
表1 近几年有关分频器文献调查一览表
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