文献综述（或调研报告）：
随着数字信号处理技术的迅猛发展，在模拟界和数字界扮演着重要角色的模数转换器（analog to digital converter，ADC）受到越来越广泛的关注，人们对ADC的性能提出的要求越来越高，对高速高精度ADC的需求越来越强烈．然而 随着微电子制造工艺的演进，各种非理想效应越来越明显，对ADC性能的影响也越来越大，要在单片ADC上同时兼顾高速度和高精度显得十分困难．然而文献［1］提出的时间交织结构（time-interleaved）ADC有效地解决了高速和高精度的矛盾，其基本思想是以多片低速高精度ADC通过一定的时序控制来实现采样率的成倍提高。
时间交织ADC的原理（图1）如下：时间交织 ADC 由若干个子通道 ADC组成，这些子通道 ADC可以是任何类型或结构的ADC，每个子通道ADC的采样率是fs/M（其中：fs为系统时钟频率； M为通道数），也就是说，每个子通道的采样间隔是MTs（Ts为系统时钟周期），每个子通道采样时钟相位都要相对于前一个子通道的时钟相位延时一个Ts，各个子通道转化着同一个输入信号，最后用一个多路选择器（MUX）模块将各个子通道的输出交替输出，这样就相当于将 ADC的采样率提高了M倍，并且能够保持与子通道 ADC一样的分辨率。
图1 TIADC的系统结构
然而由于工艺偏差，时间交织ADC的各个子通道间存在各种失配，这些失配会大大降低 ADC的性能［2］。时间交织 ADC存在的失配主要有失调失配、增益失配和采样时间失配。在文献[3]中，分析了时间交织ADC系统中的通道失配效应，并在所有失调，增益和时间失配存在于一起时导出了失配效应的显式公式。我们已经澄清了增益和时间失配效应相互作用，但失调失配效应与它们无关。这三种失配中，失调失配和增益失配只需简单的加法器和乘法器就可以进行校准［4］，而采样时间失配的校准比较困难。
对T1ADC的校准主要分为前台校准和后台校准两类。前台校正的特点是需要借助理想的参考信号作为TIADC系统输入，通过实际TIADC测试提取参数并进行调整，在校正TIADC的失配时，通常需要中断TIADC的正常运行[15]。在使用前台校正方法校正失调失配时。采用零信号（输入端为单端输入方式时，将输入端接地；输入端为差分输入方式时，将两输入端短接后接共模电平）作为输入信号，周期性地对子ADC的采样输出进行累加，累加平均后即可得到该子ADC的失调失配值，正常工作时只要将相应的输出值减去相应的校正失调失配值即可。对干增益失配的前台校准，需要一个幅度已知的参考信号，将此参考信号作为TIADC的输入信号，再将各通道周期采样得到的采样平均值与参考信号比较，对相应子通道的编码输出做相应的补偿以消除增益失配。采样时间失配的前台校准同样需要个参考信号，通常选择和TIADC采样频率相同的信号（如正弦波）作为输入信号，从而通过采样结果的周期性变化反映采样吋间失配信息，再调整TIADC中外T通道的采样时钟延迟以消除各通道间的采样时间失配[16]。
由于前台校准需要中断TIADC的正常工作，且需要输入特定的参考信号，而一些系统需要连续工作，因此，前台校准不适用于这种没有时间中断工作以校正系统失配的应用，此外，随着坏境变化和器件老化等因素带来的失配误差变化也得不到及时地修正，例如运算放大器的增益会随电源电压的波动而变化，电阻和场效应管的特性会随着温度改变而漂移[17]。相较于前台校准，不需要打断T1ADC正常工作的后台校正方法逐渐成为研究的主流。在后台校准中，失调失配和增益失配的校准比较简单，有周期性采样平均法和频谱分析法两种。采样时间失配的后台校准较为复杂，因此，自1980年以来，国内外很多学者对TIADC通道间的采样时间失配做了许多研究。在这里给出几种校准方法：
- 一种基于farrow结构滤波器的时间交织ADC时间失配误差校准算法[5]
该算法利用输入信号的自相关特性以及统计的方法，在后台将子通道的输出作相关运算以估计失配误差，再利用基于farrow结构的分数延时滤波器进行误差校正。误差估计部分和校准部分构成一个反馈环路，可以实现误差的实时跟踪和校正。该算法不需要复杂和庞大的硬件消耗，尤其是误差估计部分，只用到了一些简单的加法器和减法器，避免了使用复杂乘法器；在误差校准部分，使用结构简单、高效的farrow结构的分数延时滤波器，只用３～５阶就可以实现所需的校准精度，在很大程度上节省了硬件资源．通过仿真，验证了本算法的正确性和有效性，收敛速度快，适合工程应用。
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